引言
隨著人們對無線通信需求和質量的要求越來越高,無線通信設備的研發也變得越來越復雜,系統測試在整個設備研發過程中所占的比重也越來越大。為了更加方便地對所設計的系統進行調試和測試,無線信道模擬器是進行無線通信系統硬件測試不可或缺的儀器之一。目前,關于無線信道的模型研究比較多,而基于理論模型的硬件實現并不是很廣泛,同時成品十分昂貴,所以利用FPGA實現無線信道模擬器變得很有意義,節約了成本,而且也便于實現。FPGA是在PLD的基礎上發展起來的高性能可編程邏輯器件,使用FPGA進行數字邏輯設計,開發過程的投資較少,研制和開發的時間較短,并且因為引腳的可分配性電路一般比較簡單,修改和優化比較方便,并且在實際中易于使用。同時由于FPGA并行運算的特點,在大規模的數字運算中很有優勢,延時很小。
1 頻率選擇性衰落信道模型
多徑傳播信道的信道脈沖響應模式是模擬一個離散的廣義平穩非相關散射模型(WSSUS)。這樣的頻率選擇性衰落信道應該滿足兩個假設條件:
(1)在時間t(可能是幾個碼元長度)內,衰落的統計特性是平穩的;
(2)電波到達角和傳播時延是統計獨立變量。
時變頻率選擇性衰落信道的確定仿真模型如圖1所示。

Jakes在參考文獻中介紹了一種單徑衰落信道的仿真,且在此基礎上提出了一種對頻率選擇性衰落信道的仿真方法。在原來第l徑中的多普勒相移bnl的基礎上,加上一個附加相移rnl,成為新的多普勒相移bnl+rnl,且保持其他參數不變。為了保證各個可分辨多徑之間相互獨立,所以必須選擇合適的bnl和rnl,其中比較簡單的一種方法是:

2 信道模擬器的FPGA設計
FPGA采用Xilinx公司的Virtex-2p,其中芯片工作時鐘為100MHz。本文設置N0=8,fm=200 Hz,

為了計算方便,將所得的值擴大32倍,也就是左移5位之后四舍五入成整數值,存入寄存器調用。所以信道模擬器的實現過程主要為各個正弦波的FPGA實現,與對應的系數相乘疊加成單徑衰落,輸入信號經過l個路徑時延之后疊加成為輸出信號。
2.1 正弦波的FPGA實現
FPGA產生正弦波一般可以采用直接產生和Xilinx或者Altera利用自帶DDS的IP核例化實現。FPGA直接產生是將三角函數值存入ROM中循環調用來產生正弦波,這樣占用的邏輯資源比較少,缺點就是過程很麻煩而且不夠靈活,模型需要8種頻率的正弦波和余弦波,而且fm也可能根據需要而變化,每一次變化就需要在ROM中重新賦初值,十分麻煩。因此本文選擇調用Xilinx自帶DDS的IP核,通過邏輯資源換取效率。DDS的模塊圖如圖2所示。

其中fclk為開發工作時鐘,DATA為輸入的頻率控制字,B為DATA的位寬,fout為所得的頻率。
2.2 時延模塊的FPGA實現
輸入通過時延后與各路徑的衰落系數相乘,然后各個路徑疊加成輸出信號。本文中時延采用計數分頻來實現,如延遲1μs,工作時鐘為100MHz,所以計算100個時鐘周期后,將輸入的值存入寄存器1,再計算100個時鐘周期后將輸入值存入寄存器2,依次類推,本為路徑l設置為5,所以最終有5個寄存器存放輸入值。
2.3 測試模塊的FPGA實現
最后需要將算得的數據上傳到Matlab進行統計分析,所以還需要FPGA串口驅動,以及Matlab打開驅動讀取FPGA算完的數據。根據異步串行通信的數據傳送格式,每一幀數據由起始位、數據位、奇偶校驗位和停止位組成,本文只選取了數據位,一共8位。通過串/并轉換接收數據,算完后存入RAM,然后調用數據,通過并/串轉換傳輸數據。
正弦波的輸出有10位,其中l位是符號位,另外9位是小數位,而系數左移5位后化成整數,在所得的整數中也有5位小數位,所以最終數據一共有19位,其中5位整數位,14位小數位。因為串口是8位一幀數據,為了運算簡便,選取了5位整數位,11位小數位,舍去最后3位小數,每個數分兩次傳輸。因為最后的數據分為實部和虛部,所以每個復數需要4幀數據傳輸。Matlab接收數據重新組合,還原成FPGA的計算結果。
3 模擬器的性能測試與分析
開發板的工作時鐘為100 MHz,DDS IP核延遲2個時鐘周期有輸出值,乘法器延遲1個時鐘周期有輸出值,所以系統總共有3個時鐘周期的延遲。串口傳輸數據比較慢,而且數據量太大容易出錯,所以將工作時鐘分別進行100倍分頻上傳衰落信道第一徑的25 000個數據進行觀察,工作時鐘變成1 MHz,將所得的幅度譜轉化成功率形式后如圖3所示,fclk=1 MHz的Matlab仿真如圖4所示。

圖3和圖4中橫軸單位均為s,縱軸單位均為dB。通過比較圖3和圖4發現實際產生的結果與仿真結果大致相同,也因為系數的取整和最后上傳數據的截斷有少許誤差,基本滿足要求。
4 結語
本文采用Jakes改進模型,基于FPGA模擬了無線信道的傳輸特性,最終經過驗證基本滿足要求。為了簡化實現過程,將系數取整以及傳輸數據進行截斷,產生一些誤差,在這方面可以采用浮點數表示系數得到更精確的值。
責任編輯:gt
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'ABT16373A是16位透明D型鎖存器,具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。
這些器件可用作兩個8位鎖存器或一個16位鎖存器。當鎖存使能(LE)輸入為高電平時,Q輸出跟隨數據(D)輸入。當LE變為低電平時,Q輸出鎖存在D輸入端設置的電平。
緩沖輸出使能(OE \)輸入可用于將8個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。
OE \不會影響鎖存器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。
當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。
SN54ABT16373A的特點是可在-55°C至125°C的整個軍用溫度范圍內工作。 SN74ABT16373A的特點是在-40°C至85°C的溫度范圍內工作。
...
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這個10位觸發器設計用于1.65 V至3.6 VVCC操作。
< p> SN74ALVCH16820的觸發器是邊沿觸發的D型觸發器。在時鐘(CLK)輸入的正跳變時,器件在Q輸出端提供真實數據。
緩沖輸出使能(OE)輸入可用于將10個輸出放入正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。
OE \輸入不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。
為確保上電或斷電期間的高阻態,OE \應連接到VCC通過上拉電阻;電阻的最小值由驅動器的電流吸收能力決定。
提供有源總線保持電路,用于將未使用或未驅動的輸入保持在有效的邏輯電平。不建議在上拉電路中使用上拉或下拉電阻。
特性
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數據輸入端的總線保持消除了對外部上拉/下拉電阻的需求
每個JESD的閂鎖性能超過250 mA 17
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使用Ioff為部分斷電應用完全指定此設備。 Ioff電路禁用輸出,防止在斷電時損壞通過器件的電流回流。
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特性
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SN74ALVCH16260用于必須將兩個獨立數據路徑復用到單個數據路徑或從單個數據路徑解復用的應用中。典型應用包括在微處理器或總線接口應用中復用和/或解復用地址和數據信息。該器件在存儲器交錯應用中也很有用。
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可以使用內部存儲鎖存器存儲地址和/或數據信息。鎖存使能(LE1B,LE2B,LEA1B和LEA2B)輸入用于控制數據存儲。當鎖存使能輸入為高電平時,鎖存器是透明的。當鎖存使能輸入變為低電平時,輸入端的數據被鎖存并保持鎖存,直到鎖存使能輸入返回高電平為止。
確保上電或斷電期間的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。
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OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。
為確保上電或斷電期間的高阻態,OE \應連接到VCC通過上拉電阻;電阻的最小值由驅動器的電流吸收能力決定。
有源總線保持電路將未使用或未驅動的輸入保持在有效的邏輯狀態。不建議在上拉電路中使用上拉或下拉電阻。
特性
德州儀器廣播公司的成員?系列
工作電壓范圍為1.65至3.6 V
最大tpd為4.2 ns,3.3 V
±24-mA輸出驅動在3.3 V
數據輸入...
發表于 10-11 11:06 ?
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這個16位透明D型鎖存器設計用于1.65 V至3.6 VVCC操作。
SN74ALVCH16373特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。該器件可用作兩個8位鎖存器或一個16位鎖存器。當鎖存使能(LE)輸入為高電平時,Q輸出跟隨數據(D)輸入。當LE變為低電平時,Q輸出鎖存在D輸入設置的電平。
緩沖輸出使能(OE)輸入可用于將8個輸出置于正常狀態邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響鎖存器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。
為確保上電或斷電期間的高阻態,OE \應連接到VCC通過上拉電阻;電阻的最小值由驅動器的電流吸收能力決定。
有源總線保持電路將未使用或未驅動的輸入保持在有效的邏輯狀態。不建議在上拉電路中使用上拉或下拉電阻。
特性
德州儀器廣播公司的成員?系列
工作電壓范圍為1.65 V至3.6 V
最大tpd3.6 ns,3.3 V
...
發表于 10-11 11:02 ?
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這個16位透明D型鎖存器設計用于1.65 V至3.6 VVCC操作。
特性
德州儀器寬帶總線系列成員
典型VOLP(輸出接地反彈)
&lt; 0.8 V,VCC= 3.3 V,TA= 25°C
典型VOHV(輸出V < sub> OH Undershoot)
&gt; 2 V在VCC= 3.3 V,TA= 25°C
Ioff支持實時插入,部分 - 電源關閉模式和后驅動保護
支持混合模式信號操作(具有3.3VVCC的5V輸入和輸出電壓)
< li>數據輸入端的總線保持消除了對外部上拉或下拉電阻的需求
每個JESD的閂鎖性能超過250 mA 17
ESD保護超過JESD 22 < ul>
2000-V人體模型(A114-A)
200-V機型(A115-A)
參數 與其它產品相比 D 類鎖存器
Technology Family
VCC (Min) (V)
VCC (Max) (V)
Bits (#)
...
發表于 10-11 11:00 ?
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SN54ABT16260和SN74ABTH16260是12位至24位多路復用D型鎖存器,用于必須復用兩條獨立數據路徑的應用中,或者從單個數據路徑中解復用。典型應用包括在微處理器或總線接口應用中復用和/或解復用地址和數據信息。該器件在存儲器交錯應用中也很有用。
三個12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或數據傳輸。輸出使能(OE1B \,OE2B \和OEA \)輸入控制總線收發器功能。 OE1B \和OE2B \控制信號還允許A-to-B方向的存儲體控制。
可以使用內部存儲鎖存器存儲地址和/或數據信息。鎖存使能(LE1B,LE2B,LEA1B和LEA2B)輸入用于控制數據存儲。當鎖存使能輸入為高電平時,鎖存器是透明的。當鎖存使能輸入變為低電平時,輸入端的數據被鎖存并保持鎖存狀態,直到鎖存使能輸入返回高電平為止。
當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。
提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。
...
發表于 10-11 10:51 ?
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這些18位總線接口觸發器具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現更寬的緩沖寄存器,I /O端口,帶奇偶校驗的雙向總線驅動器和工作寄存器。
?? ABT162823A器件可用作兩個9位觸發器或一個18位觸發器。當時鐘使能(CLKEN)\輸入為低電平時,D型觸發器在時鐘的低到高轉換時輸入數據。將CLKEN \置為高電平會禁用時鐘緩沖器,從而鎖存輸出。將清零(CLR)\輸入設為低電平會使Q輸出變為低電平而與時鐘無關。
緩沖輸出使能(OE)\輸入將9個輸出置于正常邏輯狀態(高電平)或低電平)或高阻抗狀態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動器提供了驅動總線線路的能力,無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。
輸出設計為源電流或吸收電流高達12 mA,包括等效的25- 串聯電阻,用于減少過沖和下沖。
這些器件完全符合熱插拔規定使用Ioff和上電3狀態的應用程序。 Ioff電路禁用輸出,防止在斷電時損壞通過器件的電流回流。上電和斷電期間,上電三態電路將輸出置...
發表于 10-11 10:48 ?
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'ABTH162260是12位至24位多路復用D型鎖存器,用于兩個獨立數據路徑必須復用或復用的應用中。 ,單一數據路徑。典型應用包括在微處理器或總線接口應用中復用和/或解復用地址和數據信息。這些器件在存儲器交錯應用中也很有用。
三個12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或數據傳輸。輸出使能(OE1B \,OE2B \和OEA \)輸入控制總線收發器功能。 OE1B \和OE2B \控制信號還允許A-to-B方向的存儲體控制。
可以使用內部存儲鎖存器存儲地址和/或數據信息。鎖存使能(LE1B,LE2B,LEA1B和LEA2B)輸入用于控制數據存儲。當鎖存使能輸入為高電平時,鎖存器是透明的。當鎖存使能輸入變為低電平時,輸入端的數據被鎖存并保持鎖存狀態,直到鎖存使能輸入返回高電平為止。
B端口輸出設計為吸收高達12 mA的電流,包括等效的25系列電阻,以減少過沖和下沖。
提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。
當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過...
發表于 10-11 10:45 ?
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這些20位透明D型鎖存器具有同相三態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。
?? ABT162841器件可用作兩個10位鎖存器或一個20位鎖存器。鎖存使能(1LE或2LE)輸入為高電平時,相應的10位鎖存器的Q輸出跟隨數據(D)輸入。當LE變為低電平時,Q輸出鎖存在D輸入設置的電平。
緩沖輸出使能(10E或2OE)輸入可用于放置輸出。相應的10位鎖存器處于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。
輸出設計為吸收高達12 mA的電流,包括等效的25- 用于減少過沖和下沖的串聯電阻。
這些器件完全適用于使用I的熱插入應用關閉并啟動3狀態。 Ioff電路禁用輸出,防止在斷電時損壞通過器件的電流回流。上電和斷電期間,上電三態電路將輸出置于高阻態,從而防止驅動器沖突。
為確保上電或斷電期間的高阻態, OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。
OE \不影響鎖存器的內部操作。當輸出處于高阻態時,可以保留舊數據...
發表于 10-11 10:43 ?
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'ALVTH16821器件是20位總線接口觸發器,具有3態輸出,設計用于2.5 V或3.3 VVCC操作,但能夠為5 V系統環境提供TTL接口。
這些器件可用作兩個10位觸發器或一個20位觸發器。 20位觸發器是邊沿觸發的D型觸發器。在時鐘(CLK)的正跳變時,觸發器存儲在D輸入端設置的邏輯電平。
緩沖輸出使能(OE \)輸入可用于將10個輸出置于正常邏輯狀態(高電平或低電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。
OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。
當VCC介于0和1.2 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保1.2 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。
提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。
SN54ALVTH16821的特點是可在-55°C至125°C的整個軍用溫度范圍內工作。 SN74ALVTH16821的工作溫度范圍為-40&de...
發表于 10-11 10:35 ?
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'ALVTH16374器件是16位邊沿觸發D型觸發器,具有3態輸出,設計用于2.5V或3.3VV < sub> CC 操作,但能夠為5 V系統環境提供TTL接口。這些器件特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。
這些器件可用作兩個8位觸發器或一個16位翻轉器。翻牌。在時鐘(CLK)的正跳變時,觸發器存儲在數據(D)輸入處設置的邏輯電平。
緩沖輸出使能(OE)輸入可用于將8個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。
OE不影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。
提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 /p>
當VCC介于0和1.2 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保1.2 V以上的高阻態,OE應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。
SN54ALVTH16374的特點是在-55°C至125°C的整個軍用溫度...
發表于 10-11 10:31 ?
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這些18位觸發器具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現更寬的緩沖寄存器,I /O端口,帶奇偶校驗的雙向總線驅動器和工作寄存器。
'ABTH16823可用作兩個9位觸發器或一個18位觸發器。當時鐘使能(CLKEN \)輸入為低電平時,D型觸發器在時鐘的低到高轉換時輸入數據。將CLKEN \置為高電平會禁用時鐘緩沖器,鎖存輸出。將清零(CLR \)輸入置為低電平會使Q輸出變為低電平,與時鐘無關。
緩沖輸出使能(OE \)輸入可用于將9個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。
OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。
當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。
提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。
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發表于 10-10 17:15 ?
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SNxAHCT16373器件是16位透明D型鎖存器,具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。
特性
德州儀器Widebus™系列的成員
EPIC™(增強型高性能注入CMOS)工藝
輸入兼容TTL電壓
分布式VCC和GND引腳最大限度地提高高速
開關噪聲
流通式架構優化PCB布局
每個JESD的閂鎖性能超過250 mA 17
ESD保護每個MIL-STD超過2000 V- 883,
方法3015;使用機器型號超過200 V(C = 200 pF,R = 0)
封裝選項包括:
塑料收縮小外形(DL)封裝
< li>薄收縮小外形(DGG)封裝
薄超小外形(DGV)封裝
80-mil精細間距陶瓷扁平(WD)封裝
25密耳的中心間距
參數 與其它產品相比 D 類鎖存器
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發表于 10-10 16:23 ?
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